Créateur de Diagramme de Temporisation IA
Décrivez vos signaux numériques ou protocole de communication et obtenez un diagramme de temporisation clair en quelques secondes. Parfait pour SPI, I2C, UART, FPGA et systèmes embarqués. Aucun compte nécessaire.
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Un diagramme de temporisation montre les signaux numériques dans le temps, capturant la séquence précise des fronts d'horloge, des transitions de données, des assertions de contrôle et des relations de temporisation dans un système numérique. Que vous documentiez un protocole de communication, spécifiiez des contraintes de temporisation FPGA, créiez une figure de fiche technique de puce ou examiniez le comportement d'un firmware, un diagramme de temporisation clair communique le comportement exact attendu. Notre outil gratuit convertit une description en langage naturel en un diagramme de style WaveDrom avec des signaux d'horloge, des niveaux logiques, des étiquettes de données de bus et des relations de temporisation annotées.
Comment créer un diagramme de temporisation en 4 étapes
Décrivez vos signaux
Tapez une description de vos signaux numériques – nommez chaque signal (CLK, CS, MOSI, SDA, etc.), décrivez son type (horloge, logique haut/bas, données de bus, tri-state) et expliquez la transaction ou séquence à afficher. Incluez les relations de temporisation comme les temps de setup et de hold si pertinent.
Générez le diagramme
Cliquez sur Générer et l'IA produit un diagramme de temporisation de style WaveDrom avec des formes d'onde d'horloge, des signaux logiques, des états stables et de transition de bus, des périodes indifférentes et des états de haute impédance (Z) annotés là où approprié. Les signaux de bus sont étiquetés avec les valeurs de données.
Vérifiez les relations de temporisation
Vérifiez que les relations horloge-données sont correctes, que la synchronisation d'assertion et de désassertion de la sélection de puce par rapport à l'horloge est précise et que les conditions spécifiques au protocole (START, STOP, ACK en I2C ; assertion SS en SPI) sont correctement placées.
Exportez pour documentation
Téléchargez le diagramme de temporisation pour les fiches techniques, notes d'application, documents de revue de firmware ou spécifications de temporisation FPGA. Aucun compte ni installation de WaveDrom requis.
Qu'est-ce qu'un diagramme de temporisation ?
Un diagramme de temporisation est un diagramme basé sur des formes d'onde qui montre l'état des signaux numériques dans le temps. C'est l'outil standard pour documenter et spécifier le comportement des circuits numériques, des bus de microprocesseurs, des protocoles de communication et des interfaces FPGA. Chaque signal est dessiné comme une forme d'onde horizontale – montrant quand il est haut, bas, en transition, portant des données stables, dans un état indifférent ou en haute impédance – et le diagramme se lit de gauche à droite à mesure que le temps progresse.
Le standard open source dominant pour les diagrammes de temporisation est WaveDrom, qui utilise un DSL basé sur JSON pour décrire les formes d'onde et les rend en SVG. WaveDrom définit les types de signaux : 'p' pour horloge positive, 'n' pour horloge négative, '1' et '0' pour les niveaux logiques haut et bas, '=' pour les données stables de bus (avec une étiquette), 'x' pour indifférent et 'z' pour haute impédance. Les relations de front et les annotations entre signaux peuvent être dessinées avec des flèches pour indiquer le temps de setup, le temps de hold ou le délai de propagation.
Les diagrammes de temporisation sont essentiels pour documenter les protocoles de communication série. Un diagramme de temporisation SPI montre la sélection de puce (SS/CS) passant à l'état bas, l'horloge (SCLK) fonctionnant à la polarité et à la phase configurées (CPOL/CPHA), et les données décalées sur MOSI tout en étant échantillonnées sur MISO. Un diagramme I2C montre la condition START (SDA tombe tandis que SCL est haut), l'octet d'adresse avec chaque bit, le bit ACK tiré vers le bas par le récepteur, et la condition STOP. Les diagrammes UART montrent le bit de start, les bits de données (LSB en premier), la parité et le bit de stop.
Notre outil gratuit de création de diagrammes de temporisation est conçu pour les ingénieurs en matériel numérique, les développeurs de firmware, les concepteurs FPGA et les ingénieurs en systèmes embarqués qui ont besoin d'un diagramme d'ondes clair rapidement. Décrivez vos signaux et protocole en langage naturel et recevez un diagramme de temporisation correctement structuré pour votre documentation, revue ou fiche technique.
Frequently asked questions
Qu'est-ce que WaveDrom ?
WaveDrom est une bibliothèque JavaScript open source et un éditeur en ligne qui permet de créer des diagrammes de temporisation numériques à partir d'une description JSON. Il définit un vocabulaire de signaux standard (horloge, logique, bus, indifférent, haute impédance) et génère des diagrammes d'ondes SVG propres. WaveDrom est largement utilisé dans les fiches techniques de puces, la documentation FPGA et les spécifications de protocoles. Notre outil utilise les conventions de rendu WaveDrom.
Quelle est la différence entre les temporisations SPI et I2C ?
SPI est un protocole full-duplex à quatre fils avec signaux MOSI, MISO, SCLK et CS séparés. I2C est un protocole half-duplex à deux fils utilisant SCL et SDA avec signalisation à drain ouvert, conditions START/STOP et bits ACK/NACK. SPI est plus rapide et plus simple ; I2C prend en charge plusieurs maîtres et périphériques sur les deux mêmes fils.
Que signifie la haute impédance (Z) sur un diagramme de temporisation ?
La haute impédance (Z) signifie qu'un signal n'est ni à l'état haut ni à l'état bas – le driver est effectivement déconnecté du bus. Cet état apparaît sur les bus partagés où un seul dispositif pilote la ligne à la fois. En SPI, la ligne MISO est en haute impédance lorsque l'esclave sélectionné ne répond pas activement. En I2C, les lignes SDA et SCL à drain ouvert sont tirées vers le haut par des résistances lorsqu'aucun dispositif ne les tire vers le bas.
Que sont les temps de setup et de hold dans un diagramme de temporisation ?
Le temps de setup est le temps minimum pendant lequel un signal de données doit être stable avant le front actif de l'horloge pour que la bascule le capture de manière fiable. Le temps de hold est le temps minimum pendant lequel le signal de données doit rester stable après le front actif de l'horloge. Les deux sont spécifiés dans la fiche technique du composant et représentés sur les diagrammes de temporisation avec des flèches annotées entre la transition du signal de données et le front d'horloge.
Puis-je l'utiliser pour la documentation de temporisation FPGA ?
Oui. Les concepteurs FPGA utilisent les diagrammes de temporisation pour spécifier le comportement attendu des interfaces avant implémentation et pour documenter le comportement réel lors de la vérification. Décrivez les signaux de votre interface FPGA – horloge, reset, valid, ready, bus de données – et la séquence de transaction, et le générateur produira un diagramme de style WaveDrom que vous pourrez inclure dans votre spécification de conception ou votre document de revue.